Bureaucrats, dave_user, Administrators
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|-
|J1.1||DGND||DGND||n.a.||||||||
|-|J1.3||3.3VIN||+3.3 V||n.a.|||||||||-|J1.5||3.3VIN||+3.3 V||n.a.|||||||||-|J1.7||3.3VIN||+3.3 V||n.a.|||||||||-|J1.9||3.3VIN||+3.3 V||n.a.|||||||||-|J1.11||DGND||DGND||n.a.||||||||
|-
|J1.13||ETH_LED1||LAN.LED1 / PME_N1||17||||||||
|-
|J1.35||DGND||DGND||n.a.||||||||
|-
|J1.37||PS_MIO40_501||CPU.PS_MIO40_501||D14||||||||
|-
|J1.39||PS_MIO41_501||CPU.PS_MIO41_501||C17||||||||
|-
|J1.3741||PS_MIO40_501VDDIO_BANK13||CPUFPGA.PS_MIO40_501VCCO_13||D14T8<br>U11<br>W7<br>Y10||||||||N.B. Although BANK 13 is not available on Bora SOMs equipped with the XC7Z010 SOC, VDDIO_BANK13 pin must not be left open and must be connected as described in [[Programmable_logic_(Bora)]].|-|J1.43||IO_L6N_T0_VREF_13||FPGA.IO_L6N_T0_VREF_13||V5|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.45||IO_L22P_T3_13||FPGA.IO_L22P_T3_13||V6|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.47||IO_L22N_T3_13||FPGA.IO_L22N_T3_13||W6|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.49||IO_L11P_T1_SRCC_13||FPGA.IO_L11P_T1_SRCC_13||U7|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.51||IO_L11N_T1_SRCC_13||FPGA.IO_L11N_T1_SRCC_13||V7|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.53||IO_L13N_T2_MRCC_13||FPGA.IO_L13N_T2_MRCC_13||Y6|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.55||IO_L13P_T2_MRCC_13||FPGA.IO_L13P_T2_MRCC_13||Y7|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.57||DGND||DGND||n.a.||||||||
|-
|J1.59||IO_L15N_T2_DQS_13||FPGA.IO_L15N_T2_DQS_13||W8|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.61||IO_L15P_T2_DQS_13||FPGA.IO_L15P_T2_DQS_13||V8|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.63||IO_L16P_T2_13||FPGA.IO_L16P_T2_13||W10|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.65||IO_L16N_T2_13||FPGA.IO_L16N_T2_13||W9|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.67||VDDIO_BANK13||FPGA.VCCO_13||T8<br>U11<br>W7<br>Y10|||||||| N.B. Although BANK 13 is not available on Bora SOMs equipped with the XC7Z010 SOC, VDDIO_BANK13 pin must not be left open and must be connected as described in [[Programmable_logic_(Bora)]].
|-
|J1.69||IO_L14N_T2_SRCC_13||FPGA.IO_L14N_T2_SRCC_13||Y8|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.71||IO_L14P_T2_SRCC_13||FPGA.IO_L14P_T2_SRCC_13||Y9|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.73||DGND||DGND||n.a.||||||||
|-
|J1.77||VDDIO_BANK34||FPGA.VCCO_BANK34||N19<br>R15<br>T18<br>V14<br>W17<br>Y20||||||||
|-
|J1.79||IO_0_34||FPGA.IO_0_34||R19||||||||
|-
|J1.81||IO_25_34||FPGA.IO_25_34||T19||||||optionally connected to ETH PHY ENABLE||
|-
|J1.83||IO_L8N_T1_34||FPGA.IO_L8N_T1_34||Y14||||||||
|-
|J1.85||IO_L8P_T1_34||FPGA.IO_L8P_T1_34||W14||||||||
|-
|J1.87||DGND||DGND||n.a.||||||||
|-
|J1.89||IO_L7P_T1_34||FPGA.IO_L7P_T1_34||Y16||||||||
|-
|J1.91||IO_L7N_T1_34||FPGA.IO_L7N_T1_34||Y17||||||||
|-
|J1.93||IO_L2P_T0_34||FPGA.IO_L2P_T0_34||T12||||||||
|-
|J1.95||IO_L2N_T0_34||FPGA.IO_L2N_T0_34||U12||||||||
|-
|J1.97||IO_L4P_T0_34||FPGA.IO_L4P_T0_34||V12||||||||
|-
|J1.99||IO_L4N_T0_34||FPGA.IO_L4N_T0_34||W13||||||||
|-
|J1.101||IO_L18P_T2_34||FPGA.IO_L18P_T2_34||V16||||||||
|-
|J1.103||IO_L18N_T2_34||FPGA.IO_L18N_T2_34||W16||||||||
|-
|J1.105||IO_L11P_T1_SRCC_34||FPGA.IO_L11P_T1_SRCC_34||U14||||||||
|-
|J1.107||IO_L11N_T1_SRCC_34||FPGA.IO_L11N_T1_SRCC_34||U15||||||||
|-
|J1.109||DGND||DGND||n.a.||||||||
|-
|J1.111||IO_L17P_T2_34||FPGA.IO_L17P_T2_34||Y18||||||||
|-
|J1.113||IO_L17N_T2_34||FPGA.IO_L17N_T2_34||Y19||||||||
|-
|J1.115||IO_L16N_T2_34||FPGA.IO_L16N_T2_34||W20||||||||
|-
|J1.117||IO_L16P_T2_34||FPGA.IO_L16P_T2_34||V20||||||||
|-
|J1.119||IO_L24P_T3_34||FPGA.IO_L24P_T3_34||P15||||||||
|-
|J1.121||IO_L24N_T3_34||FPGA.IO_L24N_T3_34||P16||||||||
|-
|J1.123||IO_L23N_T3_34||FPGA.IO_L23N_T3_34||P18||||||||
|-
|J1.125||IO_L23P_T3_34||FPGA.IO_L23P_T3_34||N17||||||||
|-
|J1.127||VDDIO_BANK34||FPGA.VCCO_BANK34||N19<br>R15<br>T18<br>V14<br>W17<br>Y20||||||||
|-
|J1.129||VDDIO_BANK34||FPGA.VCCO_BANK34||N19<br>R15<br>T18<br>V14<br>W17<br>Y20||||||||
|-
|J1.131||DGND||DGND||n.a.||||||||
|-
|J1.141||IO_L11N_T1_SRCC_35||FPGA.IO_L11N_T1_SRCC_35||L17||||||||
|-
|J1.143||IO_L11P_T1_SRCC_35||FPGA.IO_L11P_T1_SRCC_35||L16||||||||
|-
|J1.171||IO_L12N_T1_MRCC_35||FPGA.IO_L12N_T1_MRCC_35||K18||||||||
|-
|J1.173||IO_L12P_T1_MRCC_35||FPGA.IO_L12P_T1_MRCC_35||K17||||||||
|-
|J1.175||DGND||DGND||n.a.||||||||
|-
|J1.12||DGND||DGND||n.a.||||||||
|-
|J1.14||BOARD_PGOOD||PSUSWITCHFPGABANK13.ON<br>PSUSWITCHFPGABANK500/34.ON<br>PSUSWITCHFPGABANK35.ON<br>PSUSWITCHFPGABANK501.ON<br>DDRVREFREGULATOR.PGOOD||3<br>3<br>3<br>3<br>9||||||||
|-
|J1.16||CB_PWR_GOOD ||1V0REGULATOR.ENABLE ||n.a.||||||||
|-
|J1.18||SYS_RSTN||CPU.PS_SRST_B_501<br>MTR.~RST||B10<br>5||||||||
|-
|J1.20||MRSTN||MTR.MR||6||||||Optionally internally connected to PORSTn (CPU.PS_POR_B_500)||
|-
|J2.22||VBAT_BKP||RTC.VBAT||6||||||||
|-
|J1.54||SPI0_SCLK/MODE4/NAND_IO1||CPU.PS_MIO6_500||A5|||||||| This signal is pulled up or down by 20kOhm resistor to select proper bootstrap configuration.
|-
|J1.56||DGND||DGND||n.a.||||||||
|-
|J3.58||IO_L17N_T2_13||FPGA.IO_L17N_T2_13||U8|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|J3.60||IO_L17P_T2_13||FPGA.IO_L17P_T2_13||U9|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC
|-
|J1.5662||IO_L12P_T1_MRCC_13||FPGA.IO_L12P_T1_MRCC_13||T9|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.64||IO_L12N_T1_MRCC_13||FPGA.IO_L12N_T1_MRCC_13||U10|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.66||IO_L19P_T3_13||FPGA.IO_L19P_T3_13||T5|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.68||IO_L19N_T3_VREF_13||FPGA.IO_L19N_T3_VREF_13||U5|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.70||IO_L18P_T2_13||FPGA.IO_L18P_T2_13||W11|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.72||IO_L18N_T2_13||FPGA.IO_L18N_T2_13||Y11|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.74||IO_L21N_T3_DQS_13||FPGA.IO_L21N_T3_DQS_13||V10|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.76||IO_L21P_T3_DQS_13||FPGA.IO_L21P_T3_DQS_13||V11|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.78||IO_L20P_T3_13||FPGA.IO_L20P_T3_13||Y12|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.80||IO_L20N_T3_13||FPGA.IO_L20N_T3_13||Y13|||||||| Not available on Bora SOMs equipped with the XC7Z010 SOC|-|J1.82||DGND||DGND||n.a.|||||||||-|J1.84||IO_L1P_T0_34||FPGA.IO_L1P_T0_34||T11|||||||||-|J1.86||IO_L1N_T0_34||FPGA.IO_L1N_T0_34||T10|||||||||-|J1.88||IO_L3N_T0_DQS_34||FPGA.IO_L3N_T0_DQS_34||V13|||||||||-|J1.90||IO_L3P_T0_DQS_PUDC_B_34||FPGA.IO_L3P_T0_DQS_PUDC_B_34||U13|||||| Internally connected to 3V3 via 10K resistor |||-|J1.92||IO_L5N_T0_34||FPGA.IO_L5N_T0_34||T15|||||||||-|J1.94||IO_L5P_T0_34||FPGA.IO_L5P_T0_34||T14|||||||||-|J1.96||IO_L10P_T1_34||FPGA.IO_L10P_T1_34||V15|||||||||-|J1.98||IO_L10N_T1_34||FPGA.IO_L10N_T1_34||W15|||||||||-|J1.100||DGND||DGND||n.a.|||||||||-|J1.102||IO_L21P_T3_DQS_34||FPGA.IO_L21P_T3_DQS_34||V17|||||||||-|J1.104||IO_L21N_T3_DQS_34||FPGA.IO_L21N_T3_DQS_34||V18|||||||||-|J1.106||IO_L9P_T1_DQS_34||FPGA.IO_L9P_T1_DQS_34||T16|||||||||-|J1.108||IO_L9N_T1_DQS_34||FPGA.IO_L9N_T1_DQS_34||U17|||||||||-|J1.110||IO_L6P_T0_34||FPGA.IO_L6P_T0_34||P14|||||||||-|J1.112||IO_L6N_T0_VREF_34||FPGA.IO_L6N_T0_VREF_34||R14|||||||||-|J1.114||IO_L19P_T3_34||FPGA.IO_L19P_T3_34||R16|||||||||-|J1.116||IO_L19N_T3_VREF_34||FPGA.IO_L19N_T3_VREF_34||R17|||||||||-|J1.118||IO_L15P_T2_DQS_34||FPGA.IO_L15P_T2_DQS_34||T20|||||||||-|J1.120||IO_L15N_T2_DQS_34||FPGA.IO_L15N_T2_DQS_34||U20||||||||
|-
|J1.122||DGND||DGND||n.a.||||||||
|-
|J1.124||VDDIO_BANK34||FPGA.VCCO_BANK34||N19<br>R15<br>T18<br>V14<br>W17<br>Y20||||||||
|-
|J1.126||IO_L22P_T3_34||FPGA.IO_L22P_T3_34||W18||||||||
|-
|J1.128||IO_L22N_T3_34||FPGA.IO_L22N_T3_34||W19||||||||
|-
|J1.130||IO_L12P_T1_MRCC_34||FPGA.IO_L12P_T1_MRCC_34||U18||||||Optionally internally connected to RTC_INT/SQW||
|-
|J1.132||IO_L12N_T1_MRCC_34||FPGA.IO_L12N_T1_MRCC_34||U19||||||||
|-
|J1.134||IO_L20P_T3_34||FPGA.IO_L20P_T3_34||T17||||||||
|-
|J1.136||IO_L20N_T3_34||FPGA.IO_L20N_T3_34||R18||||||||
|-
|J1.138||IO_L13N_T1_MRCC_34||FPGA.IO_L13N_T1_MRCC_34||P19||||||||
|-
|J1.140||IO_L13P_T2_MRCC_34||FPGA.IO_L13P_T1_MRCC_34||N18||||||Optionally internally connected to RTC_32KHZ||
|-
|J1.142||IO_L14P_T2_SRCC_34||FPGA.IO_L14P_T2_SRCC_34||N20||||||||
|-
|J1.144||IO_L14N_T2_SRCC_34||FPGA.IO_L14N_T2_SRCC_34||P20||||||||
|-
|J1.146||DGND||DGND||n.a.||||||||
|-
|J1.188||VDDIO_BANK35||FPGA.VCCO_35||C19<br>F18<br>H14<br>J17<br>K20<br>M16||||||||
|-
|J1.190||DGND||DGND||n.a.||||||||
|-
|J1.192||VDDIO_BANK35||FPGA.VCCO_35||C19<br>F18<br>H14<br>J17<br>K20<br>M16||||||||
|-
|J1.194||USBOTG_CPEN||USB.CPEN||7||||||||
