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→Bora Lite
For a detailed description of FMC connector routing, please refer to [[#FPGA Mezzanine Card (FMC) Connector - J27|this section]].
====BoraX====
[[File:Boraxevb-FPGA-signals-routing.png|thumb|center|600px|Configurable routing options diagram]]
====Bora Lite====
[[File:Boralite-boraxevb-FPGA-signals-routing.png|center|thumb|862x862px|Configurable routing options diagram for BoraLite SoM]]
{| class="wikitable" style="text-align: center;"
! rowspan="2" |SoM
! rowspan="2" style="text-align: center; font-weight: bold;" | Zynq p/n
! colspan="2" style="text-align: center; font-weight: bold;" | Bank #34
| style="text-align: center; font-weight: bold;" | I/O voltage setting
|-
| rowspan="2" |BoraX
| style="text-align: center;" | 7015
(CLG485 package)
(1.2 - 1.8V)
| style="text-align: center;" | User defined
|-
| rowspan="2" |Bora Lite
|
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|-
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|
|
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|}
[1]
!Note
|-
|13rowspan="50" |34|IO_L11P_T1_SRCC_13IO_0_34|IO_L23P_T3_13IO_0_VRN_34|JP17J31.32|PMOD [A]|IO_L11P_T1_SRCC_13|J26.12|LVDS
|-
|13IO_25_34|IO_L11N_T1_SRCC_13IO_25_VRP_35|IO_L23N_T3_13|JP17J31.43|PMOD [A]|IO_L11N_T1_SRCC_13|J26.11|LVDS
|-
|13IO_L10N_T1_34|IO_L12P_T1_MRCC_13IO_L10N_T1_34|IO_L9P_T1_DQS_13|JP17J27D.2H26|PMOD [A]|IO_L12P_T1_MRCC_13|J26.6|LVDS
|-
|13IO_L10P_T1_34|IO_L12N_T1_MRCC_13IO_L10P_T1_34|IO_L9N_T1_DQS_13|JP17J27D.1H25|PMOD [A]|IO_L12N_T1_MRCC_13|J26.5|LVDS
|-
|13IO_L11N_T1_SRCC_34|IO_L13P_T2_MRCC_13IO_L11N_T1_SRCC_34|IO_L7P_T1_13J27D.G3|||||-|IO_L11P_T1_SRCC_34|IO_L11P_T1_SRCC_34|J27D.G2|||||-|IO_L12N_T1_MRCC_34|IO_L12N_T1_MRCC_34|JP17J27D.7H5|||||-|PMOD [A]IO_L12P_T1_MRCC_34|IO_L13P_T2_MRCC_13IO_L12P_T1_MRCC_34|J26J27D.15H4|||||-|IO_L13N_T2_MRCC_34|?|||||LVDS
|-
|IO_L13P_T2_MRCC_34|?||||||-|IO_L14N_T2_SRCC_34|IO_L14N_T2_SRCC_34|J27B.D9|||||-|IO_L14P_T2_SRCC_34|IO_L14P_T2_SRCC_34|J27B.D8|||||-|IO_L15N_T2_DQS_34|IO_L15N_T2_DQS_34|J27B.D21|||||-|IO_L15P_T2_DQS_34|IO_L15P_T2_DQS_34|J27B.D20|||||-|IO_L16N_T2_34|IO_L16N_T2_34|J27B.C23|||||-|IO_L16P_T2_34|IO_L16P_T2_34|J27B.C22|||||-|IO_L17N_T2_34|IO_L17N_T2_34|J27D.G22|||||-|IO_L17P_T2_34|IO_L17P_T2_34|J27D.G21|||||-|IO_L18N_T2_34|IO_L18N_T2_34|J27D.H20|||||-|IO_L18P_T2_34|IO_L18P_T2_34|J27D.H19|||||-|IO_L19N_T3_VREF_34|IO_L19N_T3_VREF_34|TP21|||||-|IO_L19P_T3_34|IO_L19P_T3_34|J27D.G18|||||-|IO_L1N_T0_34|IO_L1N_T0_34|J27B.C19|||||-|IO_L1P_T0_34|IO_L1P_T0_34|J27B.C18|||||-|IO_L20N_T3_34|IO_L20N_T3_34|J27B.D18|||||-|IO_L20P_T3_34|IO_L20P_T3_34|J27B.D17|||||-|IO_L21N_T3_DQS_34|IO_L21N_T3_DQS_34|J27B.H17|||||-|IO_L21P_T3_DQS_34|IO_L21P_T3_DQS_34|J27D.H16|||||-|IO_L22N_T3_34|IO_L22N_T3_34|J27D.G16|||||-|IO_L22P_T3_34|IO_L22P_T3_34|J27D.G15|||||-|IO_L23N_T3_34|IO_L23N_T3_34|J27B.C11|||||-|IO_L23P_T3_34|IO_L23P_T3_34|J27B.C10|||||-|IO_L24N_T3_34|IO_L24N_T3_34|J27D.H23|||||-|IO_L24P_T3_34|IO_L24P_T3_34|J27D.H22|||||-|IO_L2N_T0_34|IO_L2N_T0_34|J27B.C15|||||-|IO_L2P_T0_34|IO_L2P_T0_34|J27B.C14|||||-|IO_L3N_T0_DQS_34|IO_L3N_T0_DQS_34|J27D.G13|||||-|IO_L3P_T0_DQS_PUDC_B_34|IO_L3P_T0_DQS_PUDC_B_34|J27D.G12|||||-|IO_L4N_T0_34|IO_L4N_T0_34|J27D.G10|||||-|IO_L4P_T0_34|IO_L4P_T0_34|J27D.G9|||||-|IO_L5N_T0_34|IO_L5N_T0_34|J27D.H11|||||-|IO_L5P_T0_34|IO_L5P_T0_34|J27D.H10|||||-|IO_L6N_T0_VREF_34|IO_L6N_T0_VREF_34|TP22|||||-|IO_L6P_T0_34|IO_L6P_T0_34|J27B.D14|||||-|IO_L7N_T1_34|IO_L7N_T1_34|J27D.H8|||||-|IO_L7P_T1_34|IO_L7P_T1_34|J27D.H7|||||-|IO_L8N_T1_34|IO_L8N_T1_34|J27D.H14|||||-|IO_L8P_T1_34|IO_L8P_T1_34|J27D.H13|||||-|IO_L9N_T1_DQS_34|IO_L9N_T1_DQS_34|J27B.D12|||||-|IO_L9P_T1_DQS_34|IO_L9P_T1_DQS_34|J27B.D11|||||-|||||||||-| rowspan="50" |35|IO_0_35|IO_0_VRN_35|J31.1|||||-|IO_25_35|IO_25_VRP_35|J31.3|||||-|IO_L10N_T1_AD11N_35|IO_L10N_T1_AD11N_35|J27D.G34||IO_L10N_T1_AD11N_35|RP88.4||-|IO_L10P_T1_AD11P_35|IO_L10P_T1_AD11P_35|J27D.G33||IO_L10P_T1_AD11P_35|RP88.3||-|IO_L11N_T1_SRCC_35|||||||-|IO_L11P_T1_SRCC_35|||||||-|IO_L12N_T1_MRCC_35|||||||-|IO_L12P_T1_MRCC_35|||||||-|IO_L13N_T2_MRCC_35|||||||-|IO_L13P_T2_MRCC_35|||||||-|IO_L14N_T2_AD4N_SRCC_35|||||||-|IO_L14P_T2_AD4P_SRCC_35|||||||-|IO_L15N_T2_DQS_AD12N_35|||||||-|IO_L15P_T2_DQS_AD12P_35|||||||-|IO_L16N_T2_35|||||||-|IO_L16P_T2_35|||||||-|IO_L17N_T2_AD5N_35|||||||-|IO_L17P_T2_AD5P_35|||||||-|IO_L18N_T2_AD13N_35|||||||-|IO_L18P_T2_AD13P_35|||||||-|IO_L19N_T3_VREF_35|||||||-|IO_L19P_T3_35|||||||-|IO_L1N_T0_AD0N_35|||||||-|IO_L1P_T0_AD0P_35|||||||-|IO_L20N_T3_AD6N_35|||||||-|IO_L20P_T3_AD6P_35|||||||-|IO_L21N_T3_DQS_AD14N_35|||||||-|IO_L21P_T3_DQS_AD14P_35|||||||-|IO_L22N_T3_AD7N_35|||||||-|IO_L22P_T3_AD7P_35|||||||-|IO_L23N_T3_35|||||||-|IO_L23P_T3_35|||||||-|IO_L24N_T3_AD15N_35|||||||-|IO_L24P_T3_AD15P_35|||||||-|IO_L2N_T0_AD8N_35|||||||-|IO_L2P_T0_AD8P_35|||||||-|IO_L3N_T0_DQS_AD1N_35|||||||-|IO_L3P_T0_DQS_AD1P_35|||||||-|IO_L4N_T0_35|||||||-|IO_L4P_T0_35|||||||-|IO_L5N_T0_AD9N_35|||||||-|IO_L5P_T0_AD9P_35|||||||-|IO_L6N_T0_VREF_35|||||||-|IO_L6P_T0_35|||||||-|IO_L7N_T1_AD2N_35|||||||-|IO_L7P_T1_AD2P_35|||||||-|IO_L8N_T1_AD10N_35|||||||-|IO_L8P_T1_AD10P_35|||||||-|IO_L9N_T1_DQS_AD3N_35|||||||-|IO_L9P_T1_DQS_AD3P_35|||||||-|||||||||-| rowspan="26" |13|IO_L13N_T2_MRCC_13IO_L11P_T1_SRCC_13|IO_L7N_T1_13IO_L23P_T3_13|JP17.83|PMOD [A]|IO_L13N_T2_MRCC_13IO_L11P_T1_SRCC_13|J26.1412
|LVDS
|-
|13IO_L11N_T1_SRCC_13|IO_L23N_T3_13|JP17.4|PMOD [A]|IO_L11N_T1_SRCC_13|J26.11|LVDS|-|IO_L12P_T1_MRCC_13|IO_L9P_T1_DQS_13|JP17.2|PMOD [A]|IO_L12P_T1_MRCC_13|J26.6|LVDS|-|IO_L12N_T1_MRCC_13|IO_L9N_T1_DQS_13|JP17.1|PMOD [A]|IO_L12N_T1_MRCC_13|J26.5|LVDS|-|IO_L13P_T2_MRCC_13|IO_L7P_T1_13|JP17.7|PMOD [A]|IO_L13P_T2_MRCC_13|J26.15|LVDS|-|IO_L13N_T2_MRCC_13|IO_L7N_T1_13|JP17.8|PMOD [A]|IO_L13N_T2_MRCC_13|J26.14|LVDS|-|IO_L14P_T2_SRCC_13|IO_L15P_T2_DQS_13|n/a|ETH1_RXCK| colspan="3" |n/a|-|13|IO_L14N_T2_SRCC_13|IO_L15N_T2_DQS_13|n/a|ETH1_RXCTL| colspan="3" |n/a|-|13|IO_L15P_T2_DQS_13|IO_L5P_T0_13|JP17.6|PMOD [A]|IO_L14P_T2_SRCC_13|J26.9|LVDS|-|13|IO_L15N_T2_DQS_13|IO_L5N_T0_13|JP17.5|PMOD [A]|IO_L14N_T2_SRCC_13|J26.8|LVDS|-| rowspan="2" IO_L16N_T2_13|IO_L16N_T2_13|R235.1||IO_L16N_T2_13|RP79.8||-|IO_L16P_T2_13|||||||-|IO_L17N_T2_13|||||||-|IO_L17P_T2_13|||||||-|IO_L18N_T2_13|||||||-|IO_L18P_T2_13|||||||-|IO_L19N_T3_VREF_13|||||||-|IO_L19P_T3_13|||||||-|IO_L20N_T3_13|||||||-|IO_L20P_T3_13|||||||-|IO_L21N_T3_DQS_13|||||||-|IO_L21P_T3_DQS_13|||||||-|IO_L22N_T3_13|||||||-|IO_L22P_T3_13|||||||13-
| rowspan="2" |IO_L6N_T0_VREF_13
| rowspan="2" |IO_L6N_T0_VREF_13
|}
{| class="wikitable"
|+
BoraXEVB's signal that are not available when mated with Bora Lite SoM
!Bank
!Carrier's signal
|500
|NAND_CLE/VCFG0
|}
